Virtual System Platform（VSP）：　SCモデルによる仮想環境プラットフォームでソフトウェアの早期開発・検証とアーキテクチャ探索を支援します。

ケイデンスはHW/SW協調設計環境を支援するため、４つのプラットフォームにより構成されるCadence System Development Suite（SDS）を発表しました。

今回ご紹介するVirtual System Platform(VSP）は、SDSで規定されるプラットフォームの１つであり、仮想環境によりマルチコアなど複雑化するソフトウェアの早期開発・検証とTLM解析機能によるアーキテクチャ探索を支援します。

また、サードパーティのプロセッサモデル、ソフトウェアデバッガなどを容易に接続するため、各種標準インターフェースを用意しています。さらに、SDSで規定されるIncisive Simulator、Palladium XPと密接な接続を実現しており、サイクル精度のRTLをと仮想環境を組み合わせた高速な検証が可能です。

セミナーでは、VSPの概要ならびにデモによるアプリケーションの実行例をご説明します。

また、展示ではVSPを含むSDSの概要と高位合成ツールC-to-Silicon Compilerの最新機能をご紹介します。

先端、半導体およびシステムメーカーの設計プロジェクトでは、TATの短縮、真のIP Reuse,　Low Power等の厳しい要求に対し、一つの解として、SystemC言語を使用した高位設計手法が採用されています。
そこでは、第四世代動作合成技術として、Forte社の「Cynthesizer」が数多くの実績を挙げています。
今回の展示では、昨年リリースしました、Cynthesizer Ultraの最新技術および、Q1/2011にリリースしましたv4.1の新機能について紹介します。
また国内外でハイエンドグラフィックスプロセッサーの設計に使用されている、２００９年８月に買収を完了した英国Arishmatica社のデータパス専用合成ツールCellMathDesignerについても紹介します。

メンター・グラフィックスは、SystemC検証、解析環境の中心であるVistaのデモ展示を行います。

Vistaの最大の特長は、モデル作成時に機能とタイミング、消費電力情報を分離することが可能であり、そしてその結果をシミュレーション時にダイナミックに精度（AT/LT）を切り替えられることです。また、ESLにおいては消費電力の見積もりを可能にしています。

さらにVistaは、さまざまな製品群との連携により快適なSystemC開発環境を提供しています。
- 高位合成ツールCatapult C Synthesisとの連携
- 論理シミュレータQuestaとの連携
- HWエミュレータVeloceとの連携

Catapult C Synthesisは、C/C++、SystemCを入力としRTLを出力します。C/C++を入力とした場合、そのプログラムにTLM2.0のラッパーを自動生成しVistaでシミュレーション可能なモデルを作成可能です。Questaは、Vistaと連携することによりSystemC、RTL混在シミュレーションを可能にし、さらにVeloceは、Vistaと直接接続され、高速なSystemC、RTL混在実行を可能にします。

メンター･グラフィックスのテーブルにぜひお立ち寄りください。

仮想プロトタイピング・ソリューションのご紹介
シノプシスでは業界で最も包括的なSystemCベース仮想プロトタイピング・ソリューションを提供しています。パーティ会場ではこれらのソリューション/製品の最新版を展示します。

【Platform Architect MCO】
マルチコア・システム向けアーキテクチャおよびインタコネクト・メモリサブシステムのパフォーマンス最適化のためのソリューション

【仮想プロトタイピング・ツール群】
実機では実現できないプラットフォーム・レベルでの解析ツールを用いた、SWの早期開発とデバッグのためのソリューション

【Processor Designer】
アプリケーションに特化した命令セットをもつカスタム・プロセッサ開発のためのソリューション

【SPW】
デジタル信号処理アルゴリズム、LTE/LTE Advancedといった最新アルゴリズムやEV/HEV向けモータ制御アルゴリズム開発のためのソリューション

【Synphony C Compiler】
C/C++で記述された大規模なアルゴリズムから、高い抽象度を維持したままRTLを自動生成する高位合成ツール

【DesignWare System-Level Library】
ARM/MIPS/PPCなどの各種 CPUやUSB 2.0/USB OTG/PCIe/Ethernet/SATAなどの IP群からなる仮想プロトタイプ構築のためのSystemCモデル

バーチャル・プラットフォームはシステム・レベル設計において大変重要な役割を担います。しかし、ハードウェアとのインテグレーション・フェーズでバグが発見された場合に、ハードウェアとソフトウェアの両方で広範囲に及ぶデバッグが必須となります。Aldec 展示ブースでは、設計早期からシステム・レベル検証を開始する手法として、トランザクション・レベル検証をご紹介します。

さらにARMモデルを実装するImperas社のOVPsimバーチャル・プラットフォーム・シミュレータとの統合環境を実演します。ハードウェアとソフトウェアの開発チームは、RTLモジュールを汎用FPGAボード上で実行しながらプロセッサ、メモリおよびペリフェラル等のバーチャル・モデルを実装することが可能となり、高性能かつ理想的なハード・ソフト協調開発とアーキテクチャ探求環境を実現します。

Aldecが提供する汎用FPGAボード向けの全自動のコンパイル・ソフトウェアには、信号のマルチプレクスを伴うインテリジェントな自動パーティショニング、ASICからFPGAへの自動クロック変換、スタティック／ダイナミック・プロービングやメモリ・ビューワ等の高度なデバッグ機能を装備します。

ASTC株式会社

Australian Semiconductor Technology Company (ASTC)社は、車載、通信、そしてマルチメディアのマーケットに最新LSI設計技術を提供するテクノロジ・カンパニーです。オーストラリアに本社を置くグローバルカンパニーです。弊社は、ESL技術をベースとしたソリューションをお客様にご提供しています。

１ OSCAR VLAB：SW開発とHWプロトタイピングのための統合されたESL設計及び検証環境を提供します。 SystemC OSCI 2.2及びTLM2.0準拠の超高速シミュレータ、プラットフォーム開発ツール、シミュレーション結果を検証解析するツールで構成されます。同時に提供されるモデルは、ペリフェラル、IPモデル、あるいは高速なCPUモデルなど。これらモデルで、車載ECU、携帯電話のシステムレベルのプラットフォームを構築できます。業界一のコストパフォーマンスで完全なESL設計ソリューションです。

２ ESLからGDS作成までのデジタル／アナログ・ミックスドシグナルIP/SoC/ASIC設計及び検証サービスを提供します。アーキテクチャ設計、フロントエンド設計、フィジカル設計、そしてGSDデータの作成の受託サービスです。さらにシリコン作成後のベリフィケーションやターンキー・ビジネスのパートナーなども可能です。複雑に絡み合ったシステムレベルでの検証と評価サービスの提供です。お客様は、開発コスト、開発期間の削減を実現できます。

３ 組み込みソフトウェア開発とデバイスドライバ、BSP 開発
組み込みソフトウェアの開発、デバイスドライバ、各種OS (特にモバイルOS: Linux, Android など)に対応したBSP 開発、そしてバリデーションを提供します。

カリプト社は、システムレベルからのシーケンシャル等価性検証とRTLでの低消費電力ソリューションの二つの製品群を展示いたします。

(1) SLECファミリー　シーケンシャル等価性検証
SLEC は、システムレベルからRTLまでの広範囲に対応した等価性検証ツールです。C、C++、SystemCをサポートしており、アルゴリズム・レベルからの 様々なリファインメント、再利用、RTL実装でご利用いただけます。Cadence社、Forte社、Mentor社の動作合成ツールに対応します。

(2) PowerProファミリー　RTL低消費電力最適化
PowerPro PlatformはRTLでの低消費電力最適化機能を統合したスイートです。その中で、PowerPro CGはRTLに対しシーケンシャル・クロック・ゲーティングを用いた消費電力最適化したRTLを出力します。PowerPro MGはメモリ・ゲーティングを用いてメモリによる動的・静的な消費電力を削減します。PowerPro Analyzerは、RTLでの消費電力の見積もり、解析、最適化アドバイスを提示します。

Carbon社 SoC Designer Plusの特長は、100%サイクル精度のモデルに特化した検証環境を提供していることにあります。長い間、SystemCの世界では精度vs速度について議論が続いていましたが、昨年にやっと、中途半端に精度を落としたAT(Approximately Time)の領域には良い解がないと淘汰された感があります。今後は、ARM社 Fast Modelsに代表されるような超高速なLT(Loosely Timed)領域か、あるいは弊社SoC Desinger Plusに代表される100% Cycle Accurateの領域のいずれかに期待が２極化しています。

SoC Designer Plusは、ARM社Fast Modelsとタイトなインテグレーションを実現していますので、特に、シミュレーションの任意の時間にCycle AccurateモデルからFast Modelsモデルへダイナミックな切り替えを実現する "Swap & Play" 技術は、仮想化環境の検証効率を大きく向上させます。また、Carbon SoC Designer Plus にはARM社製AMBA Designer Liteがバンドルされていますので、近年のSoC性能設計の要と言われるAXIバス性能解析・設計を100%サイクル精度のAMBAバスIPモデルを使用して、実シリコンと同一精度での検証が可能になります。Carbon SoC Designer Plusに付属するプロファイル機能を使用することにより簡単かつ詳細な性能解析が行えます。

Carbon IP Exchange (http://carbonipexchange.com)では各社IPの提供を行っています。ARM社の全てのIPを取り揃えており、先日、最新のCortex-A15もリリース致しました。

CircuitSutra Technologies Pvt LtdはSystemCによるSoCモデリングサービスの会社です。

・ＥＳＬツールに依存しないシステムレベル設計環境を構築したい
・再利用可能なSystemC IPライブラリを整備したい
・抽象度の異なるモデルを混在使用したい
・動作合成用モデルを作りたい
・バーチャルプラットフォームを作りたい
・バーチャルプラットフォームを用いた組み込みソフトウェア開発を依頼したい
など高位設計環境整備が課題となっていませんか？

CircuitSutraは、SystemCによる高位設計環境の立ち上げ、展開、ノウハウ蓄積などお客様それぞれのニーズに応じて、受託開発、コンサルティング、トレーニングなど技術支援による解決をご提案いたします。ぜひブースにお立ち寄りご相談ください。

CircuitSutraは2005年インドにて設立。ヨーロッパ、米国の企業を中心にSoCバーチャルプラットフォームの構築、IPモデルの作成等で実績を積み重ねて参りました。また、OSCI TLM2.0, OCP-IP TLM kit, STARC TL GuidelineなどSystemCの標準化関連団体とも密接に関わり、その標準化作業の支援にも積極的に取り組んでおります。

CoFluent Design社は、新しいコンセプトの創造や アーキテクチャの確証を目的に、システムレベルで モデリング・シミュレーションができるツール群を提供します。
 CoFluent Studio™ ：複雑なマルチOS・マルチコアシステムを グラフィカル入力により、SystemCベースの トランザクションモデルを自動生成します。　　
生成されたトランザクションモデルで、リソース負荷 ・メモリ使用領域・消費電力・コスト 等の性能値を可視化できます。
 CoFluent Reader™ ：CoFluent Studio™で生成された“実行可能な仕様書“を通じて、開発プロジェクトチームや外部契約者間で、効率的に情報共有できます。
 他のESLツールとの連携ソリューション：Eclipse技術、SystemC技術を核にしたCoFluent StudioはUML/SysML/Martesツール・Matlab/Simlink・仮想プラットフォーム・C-RTL CoSim環境・高位合成ツールとの連携を可能にします。

「SystemCとBluespec System Verilogで実現する革新的な設計環境の実現」
～BluespecのSystemC合成を用いた、SystemCとの協調検証環境の提案～

システムレベルのモデリングは、SystemCを用いることが一般的になってきています。
しかし、システムレベルのモデルは、抽象度が非常に高く、RTLへの合成には、合成用の記述へのリファイメントを行う必要があります。特にバスや制御系の記述は、クロックを意識してRTLレベルに近い記述を行わなければならないケースも往々にして発生します。

Bluespec System Verilog(BSV)は、MIT (Massachusetts Institute of Technology)で開発された革新的な言語をベースとしたオブジェクト指向のモデリング言語です。BSVで書かれたモデルは、テストベンチを含め、合成可能なverilog-RTLへ合成が可能です。

BSVは、ruleという構文を使用して、条件ごとの動作を記述をおこない、コンパイラは、記述より競合条件を検出し、排他制御を自動で合成するため、複雑な制御の実現に大きな効力を発揮します。　また、BSVのコンパイラは、検証用のCycle accurateなSystemCを合成可能です。したがって、煩雑になりがちなバスや制御系をBSVで記述し、SystemCレベルでの検証が可能となります。

今回のSystemC JAPANでは、BSVによる効率的なモジュラーインターフェイスの実現ソリューションをご紹介致します。

EVE 社は、OSCI スタンダードであるTLM2.0 環境を論理エミュレータへ容易に接続できる『TLM2 Adapter』、そしてPlatform Creator でドラッグ＆ドロップで作成した結果を自動的にPlatform Architect で実行できる『PCT Adapter』をご提供致します。いずれも非常に使いやすく高性能なESL/SystemC 検証ソリューションです。
また、EVE 社が誇る豊富なトランザクタIP 群と上記検証ソリューションを組み合わせることで、サイクルレベルの制御性と完全な観測性をもつ、理想的な仮想プロトタイプを容易に実現できます。

パーティでは、『TLM2 Adapter』を始め、EVE 社が誇る最先端のESL/SystemC 検証環境の数々を、デモにて直接ご体感いただけます。

株式会社エッチ･ディー･ラボは、以下の3点の展示を行います。

①ESLトレーニング＆コンサルティング
・TLM2.0によるESLモデリング・SystemC動作合成・SystemC AMS モデリング

②DOCEApower社　消費電力モデリング＆シミュレーションESLツール「Aceplorer」

③JEDAtechnologies社　ESL Validation Solution「JEDA Validation Tools Suite」
・C/C++/SystemCコードカバレッジ＆解析、機能カバレッジ＆解析
・C/C++/SystemCテンポラル・アサーションチェック＆解析
・インテリジェント・トラフィック・ジェネレータ

-DOCEApower社　Aceplorer

CyberWorkBenchは，動作合成，形式検証，動的検証等からなるASIC，FPGA向け統合ESL設計環境です．動作合成は，ANSI-C，SystemC入力対応．制御系とデータパス系双方の回路の合成が可能．アーキテクチャ自動探索機能，多重ループ自動パイプライン化，通信プロトコルとアルゴリズム記述の融合，クロックを意識した設計，RTL部品との接続，階層設計支援，動作C記述の暗号化機能，AMBAバスI/F自動生成等多彩な機能を有し，あらゆる設計領域に適用可能です．形式検証系ツールとして，動作C記述上のassert文が不成立な場合をフォーマルに見つける「モデルチェッカ」（PSLにも対応）があります．動的検証は，動作レベルやサイクル精度レベルの「シミュレーションモデルを生成」し，RTLに比べ数十倍～数百倍高速な検証を可能とします．また，サイクル精度モデルシミュレーション時に，動作Cソースコードでデバッグ可能な「ソースコードデバッグ」も可能です．CWBは，NEC内で数千億円のLSI設計に適用され，2001年以来，数十社以上のユーザ様の実製品に適用されています．

プライムゲートは、長年培ってきたRTL設計、C/C++/SystemC設計技術をベースとした受託設計経験を活かし、お客様に短納期・高品質のデザインサービスを提供しております。

１：C/C++/SystemCによるデザインサービスのご案内
HDLのみならず、C/C++/SystemCを利用した受託開発でも、動作合成用モデル設計（画像処理用ASIC）や検証モデル設計（ARM CPUコア、OCPバス）等、豊富の実績があり、お客様とともに効率化・納期短縮を実現して参りました。また弊社では各社高位合成ツールの使用経験があり、ツールに捉われない開発支援が可能です。

２：SystemC文法チェッカー／ルールジェネレーター「AccurateC」
ActisDesign社製のSystemCのリントチェッカー「AccurateC」は、シミュレーション用と高位合成用のルールを準備しており、C/C++の文法的問題からSystemC固有の記述ルール、STARC TLMルールまで幅広い記述チェックを実現します。またユーザー固有ルールの生成／追加が可能な、RuleGenerator(オプション製品)の使用により、お客様独自のオリジナルのルールを作成。世界に一つだけのオリジナルリントチェッカーとして利用可能です。

検証用期待値フロー図