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出展社紹介 |
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日本ケイデンス・デザイン・システムズ社 |
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SystemC ソリューション紹介 |
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ハードウェア設計の大規模化につれて、現状のRTL(Register Transfer Level)設計の効率化が大きな課題となっています。より抽象度の高いアルゴリズム記述からRTLへ自動合成できる高位合成技術は近年、設計の効率を向上する切り札として注目を集めています。しかし、従来の高位合成には、人手の設計に比べて品質が悪い、データパスの設計しか適用できない、ECO に対応できないなどのいくつかの課題があり、必ずしも設計の現場に普及しているとは言いがたい状況でした。Cadenceの高位合成ツールC-to-Silicon Compilerはこれらの課題をクリアし、また、低消費電力設計やFPGA設計に対応することで、適用可能なアプリケーションの幅を広げた、真の設計効率の向上の貢献を目指したソリューションです。さらに、OSCI TLM標準サポートやSystemCとCのバイリンガル入力により、上流工程や検証ソリューションとのリンクが容易になり、ケイデンス独自の合成前後の記述の対応デバグ機能により、設計と検証という開発における車輪の両輪を含んだ、TLMからGDSIIに至る開発フローを提供可能です。

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フォルテ・デザイン・システムズ株式会社 |
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SystemC ソリューション紹介 |
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SystemC言語ベース、動作合成ツール「Cyntghesizer」は多数の半導体、システムメーカーの設計プロジェクトにおいて、TATの短縮、IP Reuse,
Low Powerなどの実現に効果を発揮しています。 更に、昨今では、TLMベースの検証から、インプリまでのシームレスなフローを実現する手法としても注目を集めています。 講演、ならびに、展示にて、2010年4月にリリースされた、Cynthesizer Ultraの紹介およびに、これら最新技術を分かりやすく紹介します。 |
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メンター・グラフィックス・ジャパン株式会社 |
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SystemC ソリューション紹介 |
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ESLメソドロジによる最適な設計の実現
今日求められる高度なデザインは、大規模化と複雑化が進み、従来のRTLメソドロジだけではコスト効率に優れた設計や検証をすることが困難になっています。
ESL(Electronic System Level)設計メソドロジは、高位の抽象度において設計を行うことにより、複雑性から派生する数々の問題を解決します。これにより、ハードウェアの設計者は、設計ミスが生じやすい繁雑な下流メソドロジから生じる設計エラーから解放され、設計サイクルの大幅な短縮と効率化を実現できます。
<Catapult C Synthesis>
Catapult C Synthesisは、単一のANSI C++又は、SystemCソースから制御ブロックとアルゴリズム・ユニットが複雑に混合したモデル作成、検証、合成を実現する初めての統合ソリューションです。ローパワー最適化機能も加わったCatapult C Synthesisは、高位合成を新たなレベルへと引き上げ、真のフルチップ合成の幕開けを主導します。
<Vista Architect>
Vista Architectは完全なTLM 2.0ベースのアーキテクチャ設計ソリューションです。システムの設計者やSoC設計者は、複雑なシステムのプロトタイピングと分析、最適なアーキテクチャの実現によって実装工程を短縮し、1回目の設計で成功を体験できます。

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日本シノプシス合同会社 |
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SystemC ソリューション紹介 |
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シノプシスでは以下に示すような業界で最も広範囲なソリューションを提供しています。当日は以下のソリューションを紹介予定です。
- HWアーキテクチャ特にインタコネクト・メモリサブシステムのパフォーマンス最適化のための仮想化ソリューション
- 実機では実現できないプラットフォームレベルでの解析ツールを用いた、SWの早期開発とデバッグのための仮想化ソリューション
- アプリケーションに特化した命令セットを必要とするカスタム・プロセッサ開発のためのソリューション
- デジタル信号処理アルゴリズム、特にLTEと呼ばれる携帯電話の最新アルゴリズムや、EV/HEV向けモータ制御アルゴリズム開発のためのソリューション
- モデル・ソリューション
DesignWare System-Level Libraryを用いたARM/MIPS/PPCなどの各種 CPUや、USB 2.0/USB OTG/PCIe/Ethernet/SATAなどの IP群からなるプラットフォーム構築のためのSystemCモデル・ソリューション。

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アーム株式会社 |
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SystemC ソリューション紹介 |
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Fast Modelsツールのご紹介
Fast Models (旧System Generator)は、最新のCortexファミリを中心とした、ARM CPUコアの高速なトランザクション・レベル・モデルです。従来型の命令セット・シミュレータでは実用的ではない、大規模なOS上のアプリケーション・ソフトウェア開発、デバッグ、検証用途に特に最適です。
割り込みコントローラ、UARTなどの、多くのPrimeCell IPライブラリも提供されておりますので、製品付属のSystem Canvas GUIツールを使うことで、ARMサブシステムを容易に構築することができます。さらに同ツールのSystemCエクスポート機能により、構築したサブシステムをIEEE 1666準拠のSystemCシミュレーション環境に組み込み、OSCI TLM 2.0準拠のモデルと組み合わせることが可能です。
またエクスポート時でも、ARM RealView Debugger/Profilerとの連携が可能ですので、シミュレーションモデルを実機と同様のツール環境でお使いいただけます。
SCJ2010ではCortex-A9マルチコアをベースにしたプラットフォームのモデルでLinuxのブートとアプリケーションの実行、各CPUのWorkloadを観察するデモ・展示を行います。

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カリプト・デザイン・システムズ株式会社 |
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SystemC ソリューション紹介 |
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アルゴリズム・レベルから高位合成を経てRTLを生成させる場合、如何にすれば効率よくRTLの回路品質を上げてゆくことができるのか。更に、このような高位合成フローで低消費電力化を実現する方法はあるのか。 このような問いに対し、SLECとPowerPro CGを用いた実現可能なフローとしてカリプト社の考えを示します。
- SLEC Systemは、システムレベルからRTLまでの広範囲でお使いいただける形式的等価性検証ツールです。C、C++、SystemCをサポートしており、アルゴリズム・レベルからの様々なリファインメント、再利用、RTL実装でご利用いただけます。
HLSオプションを追加していただくことで、Cadence社C-to-Silicon Compiler、Forte社Cynthesizer、Mentor社Catapult Cのハイレベル合成前後での等価性を証明します。またC対CやC対SystemCの検証に利用すれば、HLS向けに最適化したコードを作成する際の機能的な誤りを用意に発見することができ、HLS設計フローの生産性を一段と向上させます。
- PowerPro CGは、入力されたRTLに対しシーケンシャル・クロック・ゲーティングを用いて低消費電力向けに最適化し、そのRTLを出力します。この最適化された RTLは、既存の低電力向け論理合成ツールを用いてインプリメンテーションが可能です。

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コ・フルエント デザイン社 |
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SystemC ソリューション紹介 |
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CoFluent Design社は、新しいコンセプトの創造や アーキテクチャの確証を目的に、システムレベルで モデリング・シミュレーションができるツール群を提供します。
- CoFluent Studio™ :複雑なマルチOS・マルチコアシステムを 簡単な図形やCコード入力で、SystemCベースの トランザクションモデルを自動生成します。
生成されたトランザクションモデルで、リソース負荷 ・メモリ使用領域・消費電力・コスト 等の性能シミュレーションができます。
- CoFluent Reader™ :CoFluent Studio™で生成された“実行可能な仕様書“を通じて、開発プロジェクトチームや外部契約者間で、効率的に情報共有できます。
- 他のESLツールとの連携ソリューション:Eclipse技術、SystemC技術を核にしたCoFluent StudioはUML/SysML/Martesツール・Matlab/Simlink・仮想プラットフォーム・C-RTL CoSim環境・高位合成ツールとの連携を可能にします。

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日本イヴ株式会社 |
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SystemC ソリューション紹介 |
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高速トランザクションレベルHWエミュレーションのパイオニア、ZeBuがいよいよTLM2.0のサポートを開始します!
EVE社は、OSCIスタンダードであるTLM2.0環境を論理エミュレータへ容易に接続できる『TLM2 Adapter』をリリースします。『TLM2 Adapter』は、これまでご好評いただいてきたZeBu-CoWareツール・インテグレーションのコンセプトを踏襲する、非常に使いやすく高性能なSystemC検証ソリューションです。
パーティでは、『TLM2 Adapter』を始めとする、EVE社が誇る最先端のESL/SystemC検証環境の数々を、デモでご体感いただけます。

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株式会社エッチ・ディー・ラボ |
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SystemC ソリューション紹介 |
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株式会社エッチ・ディー・ラボは、SystemCによる動作合成、TLMによる検証環境開発に関する教育サービス、技術コンサルティング、設計/モデリングサービス、関連ソフトウェアツールを豊富な設計実務経験を基に、お客様の多様なニーズを100%以上満たすご提案を心掛けています。
今回のSystemCJapanでは、弊社取り扱いの下記の2つのソフトウェアツールのご紹介をさせて頂きます。
- JEDA Technologies社 『JEDA verificatio suite』
- C/C++/SystemCと動作合成フローに特化したコードカバレッジ、データカバレッジ、機能カバレッジによるカバレッジソリューション
- ランダム検証ソリューション
- アサーション・ソリューション
- TLM2.0準拠チェッカー , OCP準拠チェッカー
- Docea Power社『Aceplorer2.0』
- 設計初期のシステムレベルで低消費電力アーキテクチャを探求するためのモデリング&シミュレーションツールです。『Aceplorer2.0』では、更にVCDファイルのインポート機能によりバーチャル・プラットフォーム環境での回路動作をシナリオとした消費電力シミュレーションを実現し、既存のパフォーマンス解析に準じた消費電力/熱解析を加えたアーキテクチャ探索が可能になります。

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日本電気株式会社 |
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SystemC ソリューション紹介 |
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CyberWorkBenchは、動作合成、形式検証、動的検証等からなるASIC、FPGA向け統合ESL設計環境です。動作合成は、拡張ANSI-C、SystemC入力対応。制御系とデータパス系双方の回路の合成が可能。多重ループの自動パイプライン化、プロトコルをもつ通信と自動合成の融合、クロックを意識した設計、RTL部品との接続、階層設計支援機能、動作Cの暗号化機能、バスの自動生成等多彩な機能を有し、ほとんどの回路形式に適用可能です。「自動的に最適なアーキテクチャを探索するツール」もリリースされます。形式検証は、動作C記述上のassert文が不成立な場合を見つける「モデルチェッカ」(PSLも対応)と、C-RTL等価性証明ツールがあります。動的検証は、動作レベルやサイクル精度レベルの「シミュレーションモデルを生成」し、RTLに比べ数十倍~数百倍高速な検証を可能とします。また、サイクル精度モデルシミュレーション時に、動作Cソースコードでデバッグ可能な「ソースコードデバッグ」も可能です。階層設計に役立つ「トップレベルの構造接続記述の自動合成機能」や、「CPUバス(AHB,AXI)の自動生成機能」等のツール、合成可能なC記述群(動作IP:cyberware)も提供されます。CWBは、NEC内で数千億円のLSI設計に適用され、2001年以来、20社以上のユーザ様の実製品に適用されています。
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株式会社プライムゲート |
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SystemC ソリューション紹介 |
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1:C/C++/SystemCによる受託開発のご案内
HDLだけでなく、C/C++/SystemCを利用した受託開発を承っております。動作合成用モデル設計(画像処理用ASIC)や検証モデル設計(ARM9 CPUコア、OCPバス)等、多数の実績がございます。また、弊社は経済産業省の平成21年度 戦略的基盤技術高度化支援事業として「画像・動画処理用C言語のLSI化の支援システム開発」(研究開発)を行いました。その結果、高位合成ツールの効果的活用等により、2倍超の生産性向上を達成。その成果を活かし、受託開発・コンサルティング・IP/内製ソフトウェア販売等、多角的にお手伝いさせて頂きます。お困りの際は是非ご相談下さい。
2:SystemC文法チェッカー「AccurateC」
ActisDesign社製のSystemCのリントチェッカー「AccurateC」を取り扱っております。C/C++の文法的問題から、SystemC固有の記述ルール、STARC TLMルールまで、幅広く記述チェックができます。またユーザー固有ルールの生成/追加も可能です(オプション製品「RuleGenerator」使用時) |
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